(짤은 IMEC이 최근 발표한 로드맵)





3년전 논문

https://science.sciencemag.org/content/354/6308/99


여기에서는 단채널 효과로 인해 실리콘 반도체의 한계가 5nm라고 언급되어 있음


지금은?

TSMC에서 2nm 까지 실리콘으로 버틸 생각을 하고 있음


아니 단채널 효과는?

그 사이에 GAA라는 새로운 기술이 떠올랐어(연구는 오래전부터 했음)


GAA는 단채널 효과를 많이 감소시킬수 있음

https://news.samsung.com/kr/기고문-반도체-미세화-새로운-길을-가다


이렇게 반도체는 기술적 한계에 도전하면서 발전해왔어


그럼 한계는 어디일까?

아마 1.5nm까진 가지 않을까 생각함


IMEC같은 반도체 연구소에서 1nm를 로드맵으로 예상하고 있고

삼성이나 TSMC도 가능하다는 자신감을 보인적이 있고

(TSMC회장은 최근에 1nm이하도 자신있다고 언급함)
https://english.cw.com.tw/article/article.action?id=2605


인텔도 1.4nm를 research 한다고 로드맵에서 밝힘 (인텔은 거르자)


하지만 앞으로 미세화가 진행되어도 '2년마다 트랜지스터 2배' 라는 무어의 법칙에는 미치지 못할거임 (특히 3nm부터 두드러질거임)

그럼 느려진 반도체 미세화의 빈자리는 뭐가 채울까?





바로 2.5D, 3D패키징 기술임


그중 3D패키징 기술을 보자면

인텔과 TSMC에선 이미 3D패키징 기술을 공개하였고 몇년 후 사용될 예정임

인텔-
https://m.blog.naver.com/PostView.nhn?blogId=tech-plus&logNo=221422376350&categoryNo=1&proxyRefe.rer=https%3A%2F%2Fwww.google.com%2F (Refe.rer에서 . 빼셈)

TSMC-
https://quasarzone.co.kr/bbs/board.php?bo_table=qn_hardware&wr_id=261070

말그대로 칩을 위로 쌓는 방식인데 상단칩과 하단칩에 미세한 구멍을 뚫어 전극으로 연결하는 방식임

이를 통해 같은 면적에서 트랜지스터 밀도를 크게 높일수 있음

위의 기술들이 앞으로의 성능향상에 중요한 역활을 하게 될거임





미래에 쓰일 다른 기술도 있음



2차원 물질로 만든 트랜지스터로 채널을 만드는 방식임

최근 반도체 연구소 IMEC에서 발표한 연구성과임

https://www.google.com/amp/s/www.tomshardware.com/amp/news/imec-fabricates-beyond-silicon-mos2-2d-transistors



2차원 물질을 사용한 모놀리식 3D반도체가 상용화되면 무어의 법칙을 뛰어넘는 퀀텀 점프(quantum jump) 를 실현할수 있음





더 미래에 쓰일 가능성이 있는 기술도 있음



전자는 시계방향과 반시계방향이라는 2가지 자전방향을 갖는데

이걸 이용해 0과1을 표현하여 1비트로 쓸수있음

이론상 원자 하나로 수백비트를 얻을수 있음


http://scent.ndsl.kr/site/main/archive/article/반도체-한계를-돌파하라-나노스핀트로닉스;jsessionid=D5AFA4469BEC29D2EE2A74E86EA8260E.scent_right







반도체가 앞으로 계속 발전했으면 좋겠어