수율에 대해 간단히 적어보면.. - 반도체산업 마이너 갤러리

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2024-02-21

[일반] 수율에 대해 간단히 적어보면..앱에서 작성

골뱅이프리

2024.05.11 18:16:54

조회 1402 추천 18 댓글 4

0be48004c0856a87239a80ed4f9c706a351d5bb88df8fbeb7d86897da0a42950413c35acf85bc114163a021ff81ac5bbcc6402

일단 수율이라고 얘기하는건 얘기하는 사람이 어떤걸 수율이라고 말하냐? 하는거에 따라 천차만별임

1.Wafer 생산 후의 테스트(Wafer Test) 에서의 수율일수도 있고

2.Pakage 후의 test (Package Test) 에서의 수율일수도 있고

3.Module 후의 Test (Module Test)에서의 수율일수도 있고

그래서 누군가에게 ~~의 수율은 어떰? 이라고 물어보는건 너가 원하는 수율이 어느 시점에서의 수율을 얘기하는거냐에 따라 답변이 여러가지로 나올 수가 있음

일단 흔히 수율이라고 얘기하는건 1에 해당함. 왜냐하면 대부분 Pakage 등을 진행하곤 loss가 거의 없거든. 그리고 최종 pakage을 고려한 수율은 따로 부르는 명칭이 있음 Cum 수율이라고.

cum은 Wafer test 수율 * pakage 공정 자체의 수율로 계산이 되는것임.

만약 HBM의 수율이 어때? 라고 물어보는건 대부분 원하는게 Die Stacking이 끝난 후의 수율을 물어보는 경우가 많기 때문에 Cum수율을 얘기하는 것과 같지

어쨋든 1에 대해서 세부적으로 보면, Wafer test에서 수율이 Loss나는 경우는 크게 두가지로 구분이 가능함.(이보다 더 세분화 할 수 있음.)

1. 공정 설계에 따른 구조적인 loss

2. 공정 진행에 따른 particle loss

공정이 아주 성숙화 되면, 포화 수율이라고 하는게 생기게 되는데 이거는 대부분 100% - 공정 particle loss(%)에 의해서 결정이됨.

즉, 성숙화 혹은 tech가 아주 완벽하다면 1에 의한 loss는 없어야하는게 맞음. 용어로 따지자면 공정 margin이 완벽하게 잡혔다라고 표현함.

하지만 그거는 불가능에 가까움. margin window 자체가 굉장히 넓더라도 알수 없는 교호 작용에 따라서 무슨 일이 일어날지 사실

감도 안잡힘. 발생 하고 나면 후속 원인을 찾는게 거의 대부분. 예측이 불가능한것에 의해서 발생하기 때문.

그리고 이러한 변화는 주로 고질 문제가 되던 공정 + 안쓰던 공정에서 발생하는 경우가 많음.

이런 관점에선 HBM의 전용 Die는 다른 DDR 와는 다르게 넓은 Die 면적과 다수의 TSV Hole이 갖추어진 구조로 되어 있음.

즉, 넓은 Die 면적은 2.Particle loss에 굉장히 취약하고

다수의 TSV Hole은 기존에 안쓰던 공정이기(물론 쓰긴 하지만, 이정도로 많은 hole을 뚫진 않음) 때문에 1. 공정 설계에서의 loss가 생기기 아주 좋은 환경임

기존 die만큼의 수율을 바라기가 힘들다는거지.

게다가 Stacking하는 Pakage단에서도 기존과 다르게 loss가 발생하고.

- dc official App

고정닉 3

원본 첨부파일 1

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