코덱 님 답변 덕택에 assign 달고 오타 잡고 해서 에러 거의 다 수정 봤는데요....^_^;
(정말 감사드립니다. 오늘 새벽 5시부터 지금까지 베릴로그 공부하면서 멀티 사이클 프로세서 설계중이네요...ㅋ)

1.
- 에러 메시지 -
ERROR:HDLCompilers:28 - "processor.v" line 16 \'Instruction\' has not been declared
ERROR:HDLCompilers:28 - "processor.v" line 18 \'PC_Output\' has not been declared
ERROR:HDLCompilers:28 - "processor.v" line 29 \'Zero\' has not been declared
ERROR:HDLCompilers:28 - "processor.v" line 41 \'regB\' has not been declared

제가 wire 들을 제가 보고 있는 로직과 놓고 보았을 때 가독성이 좋도록, 모듈 단위로 선언을 했습니다.

그래서 첫번째 에러 메시지를 예로 들자면 16라인 뒤에 Instruction 이 선언되어 있는 상태입니다.
(소스 아래 있음)

보통 베릴로그 설계시 실무자들은 이런식으로 설계하지 않나요?

제가 보기에는 이렇게 설계 하여 로직과 일치도가 높아져서 보는 이가 해석하기가 쉬울 것이라 생각하는데...
(또한 processor 모둘은 always 등이 아니라, 모든 문장이 동시에 실행되어 순서상의 문제가 없으리라 판단하였습니다만...)

2. 아래 소스에 보면 Instruction 에 Bold 처리 된 것 말고, ALUOp 에 Bold 처리된 부분이 있습니다.

저 부분이 왜 Redeclaration 인지 이해가 되지 않습니다. (물론 주석처리 하니 에러는 없어졌습니다.)

모듈에서 Output 으로 설정한 변수는 다시 설정하지 않아도 되는 것인지요?
(제가 프로세서 코딩 할 때는 모듈의 input, output 을 모듈밖 모듈안에서 각각 2번씩 선언했습니다만...
유독 저 부분에서만 에러가 나는 것 같네요.)

모듈과 외부의 연결 시 변수를 어디서 어떻게 선언해야 된다는 원칙 따위가 있는지요?

최대한 읽으시는 분 편하게 질문 작성하려고 했는데, 워낙 기네요...ㅠ_ㅜ

고수님의 손길 기다리겠습니다!


- 소스 전문(모듈 생략) -
`timescale 1ns / 1ps

module processor(PCWriteCond, PCWrite, lorD, MemRead, MemWrite, MemtoReg, IRWrite, RegDst, RegWrite, ALUSrcA, ALUSrcB, ALUOp, PCSource, clk, reset);

input PCWriteCond, PCWrite, lorD, MemRead, MemWrite, MemtoReg, IRWrite, RegDst, RegWrite, ALUSrcA, ALUSrcB, ALUOp, PCSource;
input clk, reset;

//모듈 선언시 (아웃풋, 인풋, 컨트롤, 클럭, 리셋) 순으로 선언
//로직에 사용된 net 들은 언더바를 사용하여 선언
//Read register 따위는 ReadReg 로 고침(두번째 단어 첫번째 글자 대문자로 한 후 필요한 경우 약어 사용)

//"PC"\'s input
wire [27:0] Instruction25_Shifted;
wire [31:0] JumpAddress;

assign Instruction25_Shifted = {2\'b00, Instruction[25:0]};
assign Instruction25_Shifted = Instruction25_Shifted << 2;
assign JumpAddress = {PC_Output[31:28], Instruction25_Shifted};

mux32 PC_Input_mux(PC_Input, ALUresult, ALUOut_Output, JumpAddress, 32\'hzzzzzzzz);//3to1 Mux
//----------

//"PC"
wire PC_Control, tmp_PC_Control, reset;
//wire [31:0] PC_Input;
wire [31:0] PC_Output;

assign tmp_PC_Control = Zero & PCWriteCond;
assign PC_Control = PCWrite | tmp_PC_Control;

PC_module PC(PC_Output, PC_Input, PC_Control, clk, reset);

//----------

//"Memory"
wire [31:0] Address, WriteData_Memory, MemData;

assign Address = lorD ? ALUOut_Output : PC_Output;
assign WriteData_Mem = regB;

Memory_module Memory(MemData, Address, WriteData_Mem, MemRead, MemWrite, clk, reset);
//----------

//"Instruction register"
wire [31:0] Instruction;

IR_module IR(Instruction, MemData, IRWrite, clk);
//----------

//"Memory data register"
wire [31:0] MDR_Output;

MDR_module MDR(MDR_Output, MemData, clk);//No need for clk
//----------

//"Register"
wire [4:0] ReadReg1, ReadReg2, WriteReg;
wire [31:0] WriteData;
wire [31:0] ReadData1, ReadData2;

assign ReadReg1 = Instruction[25:21];
assign ReadReg2 = Instruction[20:16];
assign WriteReg = RegDst ? Instruction[15:11] : Instruction[20:16];
assign WriteData_Reg = MemtoReg ? MDR_Output : ALUOut_Output;

register32 Register(.read_data1(ReadData1), .read_data2(ReadData2), .read_register1(ReadReg1), .read_register2(ReadReg2), .write_register(WriteReg), .write_data(WriteData_Reg), .write(RegWrite), .clk(clk));
//**Need to be modified and added the reset function!
//----------

//"A, B"
reg [31:0] regA, regB;

assign regA = ReadData1;
assign regB = ReadData2;
//----------

//"ALU"
wire [31:0] ALU_Input1, ALU_Input2;
wire [31:0] Instruction15_Extended, Instruction15_Shifted;
wire Zero, Overflow, CarryOut, CarryIn;
//wire [31:0] ALUresult; // ***Why is it redeclaration?

assign ALU_Input1 = ALUSrcA ? regA : PC_Output;
assign Instruction15_Extended = Instruction[15] ? {16\'h1111, Instruction[15]} : {16\'h0000, Instruction[15]};
assign Instruction15_Shifted = Instruction15_Extended << 2;//**Is there any Problem with upper statement?
mux32 ALU_Input2_mux(ALU_Input2, ALUSrcB, ReadData2, 32\'h00000004, Instruction15_Extended, Instruction15_Shifted);
//**Is MUX is ok?
alu32 ALU(
.result(ALUresult), .zero(Zero), .overflow(Overflow), .carryout(CarryOut),//Output
.a(ALU_Input1), .b(ALU_Input2), .carryin(CarryIn), .operation(ALUcontrol_Output)//Input
);//No need for clk
//**Overflow, CarryOut, CarryIn is gone in logic!
//----------

//"ALUOut"
reg [31:0] ALUOut;
assign ALUOut = ALUresult;
//----------

//"ALUcontrol"
ALUcontrol_module ALUcontrol(.operation(ALUcontrol_Output), .func(Instruction[5:0]), .ALUOp(ALUOp));
//***Need to be designed

endmodule

* 혹시 몰라 로직도 첨부합니다.