3D 낸드의 구조는 크게 정보를 저장하는 셀(Cell)과, 셀에서 정보를 입/출력하는 배선인 회로(Peri: Perispheral)로 구성됨. 마을로 치면 주민들(=전자=정보)이 거주하는 주택이 바로 셀이고, 주택과 주택, 마을과 마을을 연결해 주는 도로가 바로 회로라고 할 수 있음. 그리고 128단이니, 176단이니 이렇게 말하는 몇 단은 바로 셀이 몇개 층(Layer)로 쌓였는지를 의미하는 것임.

그런 관점에서 3D 낸드 성능의 발전은 크게 '얼마나 집을 더 높게 쌓을 것인가?(=낸드 단수 증가)'와 '도로 배치를 어떻게 하면 더 최적화할 수 있을 것인가?(=회로 면적 최소화)', 두 가지 측면에서 진행되어 왔음. 128단, 176단, 그리고 싱글 스택, 더블 스택 등 낸드 단수 증가에 대해서는 어차피 다들 잘 알 것이고, 회로 배치에서도 업체들 간 기술 경쟁이 매우 치열함.

우선 초창기 셀과 회로 배치는 첨부 1의 Conventional Peri라고 해서 셀과 회로가 서로 옆으로 배치(side by side)되어 있었음. 예컨대 주택과 도로가 모두 지상에 있는 구조임. 이 구조는 만들기 간단하지만 크게 두 가지 측면에서 문제가 있음. 우선 칩 면적 상당 부분을 셀이 아니라 회로가 차지하다 보니 셀 밀도가 낮음. 셀 밀도가 낮다는 것은 웨이퍼 당 칩 개수가 감소한다는 것이고, 이건 칩 원가의 상승을 가져옴.

또 칩 면적이 커지다 보니 모바일 등 소형화가 매우 중요한 Device에 장착하기가 적합하지 않음. 스마트폰이 계속 작고 얇아진 것에서 알 수 있듯 모바일 제조사들은 반도체 칩 메이커들에게 '보다 작지만, 보다 용량이 많은 칩'을 지속적으로 요구해 왔었음. 예컨대 PC, 서버용 모듈처럼 옆으로가 아니라 모바일 디램과 낸드를 위/아래로 쌓아서 하나로 패키지하는 eMCP도 이러한 요구를 만족시키기 위한 일환임. 그런데 Conventional Peri 구조로는 어느 순간부터 이 요구를 충족시키기가 매우 힘들어졌음.

바로 여기에서부터 기존 메이저 업체들(삼전, 하닉, 마이크론, 키옥시아/WD)와 YMTC의 선택이 달라졌음. 첨부 2를 보면 기존 메이저 업체들이 선택한 게 바로 CuA(CMOS under Array) 구조임. CMOS는 회로, Array는 셀이라고 생각하면 됨. 회로를 셀 지하에 묻어 버린 것임. 한 마디로 마을의 도로를 지하화 시켜버린 것임. 이렇게 되면 당연히 기존 구조에서 문제가 되었던 칩 원가 상승과 칩 사이즈 소형화 문제를 같이 해결할 수 있음. 이 구조를 하이닉스는 가장 먼저 96단부터(4D 낸드, PuC: Peri under Cell이라고 말하는 게 이것임), 그리고 삼전은 가장 늦게 176단부터 이 구조(삼전에서는 CoP: Cell on Peri라고 지칭함)를 적용했음.

그런데 장점이 있으면 단점이 있듯 이 구조 역시 적지 않은 문제가 있음. 우선 웨이퍼 표면 지하에 공정을 진행하는 것이다 보니 공정 난이도가 엄청나게 높음. 지하에 도로를 만들다가 툭하면 지반이 무너지기 일쑤임. 뿐만 아니라 첨부 2에서 노란색으로 표시한 thermal(열) budget, thermal stress가 크게 문제가 됨. 아까 말했듯 셀에서 정보를 입/출력하는 "배선"이 바로 회로이기에, 회로는 주로 금속(Metal) 물질로 만들어 짐. 그런데 금속은 열팽창 계수가 높다는 게 반도체 공정의 가장 큰 문제임.

우선 CuA 구조에서는 셀 지하에 묻어야 하는 회로 제작 공정은 가장 먼저 진행이 됨. 회로를 지하에 다 묻은 다음에 셀을 만들기 시작하는데, 셀 단수가 높아 지면서 이제 채널 홀을 뚫어서 셀을 만드는 식각 공정(HARC Etch)에 RIE 같은 초고온, 초고압의 플라즈마가 더더욱 많이 사용되기 시작했음. 뿐만 아니라 Oxide, Nitride 층 역시 전부 다 고열을 가해서 증착을 함.

이렇게 되니 셀 제작 과정에서의 발생하는 고열이 지하에 묻은 회로 부분에도 영향(thermal stress)을 주게 되면서 회로 부분의 금속이 열로 팽창하거나, 녹거나, 균열이 가게 됨. 앞서 말했듯 금속은 열팽창 계수가 높다 보니 변형이 크게 발생하게 되고, 또 회로가 셀 바로 밑 부분에 묻히다 보니 변형된 회로가 셀에 영항을 주기 훨씬 더 쉬워졌고, 결정적으로 회로가 지하에 묻혔다 보니 공정 진행 중에 발견하기가 더더욱 어려워졌음.

그러다 보니 제작 공정이 다 끝나고 Test 단계에서나 회로 부분의 불량을 발견할 수 있게 되는데, 그렇게 되면 때는 이미 너무 늦게 됨. 제작 공정이 다 끝나서 원가가 비싸진 제품을 통째로 파기해야만 하기 때문임.

그런데 YMTC는 메이저 업체들이 선택한 CuA 구조 대신 혼자만 CoA(CMOS over Array) 구조, 속칭 Xtacking을 선택했음. 첨부 3에서 나왔듯 셀과 회로 부분을 각각 다른 웨이퍼에서 만든 다음에 회로는 위에서, 셀은 아래에서 합치는 것임. 그 당시 YMTC가 이 기술을 선택한 이유는 메이저 업체들 대비 기술력이 부족했기 때문임. 간단히 말해서 지하에 도로를 건설할 수 있는 토목 기술이 없었던 것임.

특히 이 구조는 크게 두 가지 문제점이 있음. 우선 웨이퍼 두 장을 합쳐야지 하나의 제품을 만들 수 있어서 웨이퍼 비용이 두 배로 들어감. 또한 서로 다른 두 웨이퍼를 합치는 공정(Wafer Bonding)을 추가로 더 진행해야 하고, Bonding 과정에서 수율 Loss가 크게 발생함. 즉, 원가가 너무 비싸진다는 뜻임.

그래서 초창기에는 원가 경쟁력에서 YMTC가 메이저 업체들에 상대가 안 될 수밖에 없었음. 그런데 전화위복이라고, 시간이 지나고 보니 결과적으로 YMTC가 선택한 방향이 더 높은 단수의 낸드를 만드는 데 더 적합한 것으로 드러나고 있음.

그 이유는 크게 세 가지임.

첫 번째로 앞서 말한 thermal stress 문제가 낸드 단수가 올라갈수록 더더욱 심해지고 있음. 단수가 높아진다는 건 더 깊게 파야 한다는 뜻이고, 이를 위해서는 더 고온, 고압의 장비를 써야만 한다는 뜻임. 당연히 회로 부분에 더 많은 열이 가해질 수밖에 없음.

두 번째로 단수가 올라갈수록 공정 수가 늘어나고, 그렇기 때문에 Test 공정에서 불량을 발견하기까지 걸리는 시간이 너무 길어지고 있음. 예를 들어 예전까지는 3D 낸드를 만드는 데 두 달이 걸렸다면, 앞으로는 대여섯 달 씩 걸리게 되는데, Test 공정도 그만큼 늦어지고, 불량 발견 역시 늦어지게 되면서 그로 인한 기회 비용이 너무 커지게 됨.

그런데 CoA 구조는 셀과 회로를 각각 다른 웨이퍼에서 만들고 Test한 다음에 합치기 때문에 셀 부분에 대한 thermal stress도 없고, 회로 부분에 문제가 생겨도 회로 웨이퍼만 파기하면 되기 때문에 기회 비용 역시 훨씬 작음.

마지막으로 Wafer Bonding 공정 기술이 안정화되면서 수율 역시 많이 높아졌고, 또 낸드 원가에서 웨이퍼가 차지하는 비중이 단수가 높아지면서 계속 하락하고 있음. 예를 들어 웨이퍼 한 장당 원가가 대충 10만 원 쯤 되는데, 64단 낸드를 만들 때는 제품 웨이퍼 한 장당 제조원가가 한 200만 원 정도 되었음. 그러면 CoA 구조를 선택해서 웨이퍼 한 장이 더 들어가면, 원가가 5%(=10만 원/200만 원) 올라감. 그런데 한 300단 정도 되면 낸드 장당 제조원가가 400만 원 정도 되는데, 웨이퍼 한 장이 더 들어가도 원가는 겨우 2.5%(=10만 원/400만 원)만 올라감.

결국 낸드 단수가 더 높아지면 CuA 구조가 CoA 구조 대비 나은 점이 하나도 없게 됨. 때문에 기존 낸드 플레이어들 거의 전부가 장기적으로 400단 이상 낸드에서는 전부 CoA 구조로 바꿀 것으로 예상하고 있음. 그런데 이런 상황에서는 이미 YMTC가 먼저 CoA 구조를 선택해서 얻은 경험과 노하우가 있기 때문에, 기존 업체들 대비 유리한 점이 꽤 많이 있을 것임. 실제로 지금 낸드 CoA 구조에 대한 특허 상당수가 바로 YMTC 것임.

그리고 이 CoA 구조를 선택했기 때문에 YMTC는 생각보다 괜찮은 성능의 낸드를 뽑아낼 수 있음. 앞서 말한 thermal stress가 적기 때문에 낸드 셀 특성 자체가 잘 나올 수밖에 없음. 또 지하의 회로를 지상의 셀과 연결해 주는 추가적인 배선(첨부 2의 빨간색 표시)이 필요한 CuA와 달리, CoA는 회로와 셀이 위/아래로 추가적인 배선(Contact) 없이 바로 붙기 때문에 칩 사이즈 역시 줄어듬.

최근 테크인사이츠의 리버스 엔지니어링 리포트에서 YMTC의 셀 밀도가 타사 대비 높은 것으로 나와서 화제가 되었는데, 그건 방금 말한 CoA 구조의 장점 때문인 거지 YMTC의 기술력이 더 좋아서 때문이라고 보기는 힘듬. 첨부 2에서 녹색으로 표시한 Area Ratio서도 CoA가 CuA 대비 회로(Peri)의 면적 비중이 더 작은 것을 확인할 수 있고, 실제로도 회사 내부적으로 연구용으로 만든 CoA 구조 낸드가 동 테크 대비 CuA 구조보다 셀 밀도가 더 높게 나옴.

하지만 이러한 장점들에도 불구하고 아직까지는 CoA 구조의 한계 때문에 YMTC의 낸드 제조원가가 기존 업체들 대비 상당히 높긴 하지만, 이것도 장기적으로 모든 업체들이 CoA 구조로 전환하게 되면 그 원가 격차도 상당히 많이 줄어들 확률이 매우 높음.

즉, 처음에는 기술력 부족으로 어쩔 수 없이 선택했던 CoA 구조가 결과적으로 YMTC에 전화위복으로 돌아오게 된 상황임. (여담으로 YMTC가 이 모든 빅 픽쳐를 다 내다보고 CoA 구조를 선택했던 것인지 정말로 궁금함)

따라서 만약에 그 어떠한 규제가 없었더라면 YMTC는 중국 정부의 지원을 받아서 대폭 CAPEX를 늘리고, 또 떨어지는 낸드 컨트롤러 및 솔루션 기술은 애플을 통해 개선해 나가면서 기존 업체들, 특히 캐시 카우인 디램이 없는 키옥시아/WD에 엄청나게 큰 위협이 되었을 확률이 매우 높음.

업계 시뮬레이션 중 Worst Case로는 YMTC는 연 50% 이상 낸드 공급(빗그로스)이 성장하고, 키옥시아/WD가 자금 싸움에서 밀리면서 CAPEX 및 기술 개발에 계속해서 뒤쳐져서, 장기적으로 점유율 대부분을 YMTC에 뺏겨서 2030년대가 되면 YMTC가 키옥시아/WD를 대체한다는 것도 있었음.

그런데 그 모든 것이 미국의 대중 반도체 규제로 끝장남. 낸드 단수가 높아지면서 성능이 좋은 식각 장비는 낸드 기술 경쟁에서 더더욱 중요해지게 되었고, 그런 관점에서 LAM, AMAT, TEL 3사가 독점한 HARC Etcher 장비들은 낸드 업체들에게 그 무엇보다도 중요함. 특히 건식 식각에서도 금속이나 게이트를 식각하는 전도체 식각이 아니라 Oxide-Nitride 구조의 Poly 층을 식각해서 채널 홀을 만드는 유전체 식각은 다른 짜발이 장비 업체들은 접근조차 불가능한 거의 99% 메이저 3사만의 시장임. 훨씬 더 고난도의 기술을 필요로 함.

예컨대 유전체 식각 장비는 메이저 3사가 거의 99% 독점하고 있는데, 전도체 식각은 90% 미만임. 삼전에서 밀어주는 세메스가 전도체 식각에서는 한 자리 차지하고 있는데 그 세메스도 유전체 식각은 거의 범접조차 못하고 있음. 중국 반도체 업체들도 상황은 비슷함. 그나마 전도체 식각은 비벼볼 수라도 있는데 유전체 식각은 아직도 접근조차 못하고 있음.

그래서 YMTC가 메이저 3사의 식각 장비를 못 구한다면, 남들은 300단 이상도 더블 스택으로 두 번만에 뚫는데 중국만 64단*5 해서 펜타 스택으로 뚫어야 하는 경우가 발생할 확률이 매우 높음. 삼전이 128단 이하에서 타사 대비 압도적인 원가 경쟁력을 가졌던 것도 128단을 싱글 스택으로 뚫었다는 것이었는데 남들은 2번 만에 뚫을 때 다섯 번, 여섯 번을 뚫어야 한다면 원가 격차는 거의 비교할 수 없을 안드로메다 수준으로 벌어지게 됨. EUV와는 다르게 메이저 3사의 장비가 없어도 스택만 수십 번 반복하면 훨씬 높은 단수의 낸드를 만들 수가 있긴 한데, 그게 대체 무슨 의미가 있냐는 거지.

그래서 YMTC의 232단 낸드 양산은 사실상 대량 양산 장비를 확보하지 못해서 의미가 없고, 내부적으로는 내년 말에도 232단 낸드는 시장점유율 0%를 벗어나지 못할 것으로 전망하고 있음. 왜 지금 같은 시기에 YMTC가 저런 발표를 했냐면 고객사들을 안심시키기 위한 일종의 허풍 및 언플로 생각하고 있음. 우리 아직 죽지 않았다는 거지. 걱정하지 마시라고.

그리고 기존 장비들도 부품을 구하지 못해 장비 부품 재고가 다 떨어질 내년 이후의 비즈니스 계획이 상당히 불투명하고, 지금 YMTC는 원래 116단*2 해서 더블 스택으로 만들려던 232단 구조를 완전히 뜯어 고쳐서 64단*4 이런 식으로 미국의 반도체 장비 규제를 회피하려는 시도를 하는 것으로 알고 있는데, 첨부 4~5에서도 나왔듯 얘네들도 내심 예상했던 것보다 훨씬 더 강한 수준의 규제를 뚜들겨 맞아서 완전히 멘붕해서 갈팡질팡하는 상황으로 보임. 그냥 멘탈이 좀 나간 것 같음.

여튼 결론적으로 정리하자면

1. YMTC의 기술력 및 선택은 충분히 위협적이다.
2. 따라서 미국의 규제가 없었다면 장기적으로 메이저 업체들에 큰 위협이 될 확률이 높았다.
3. 하지만 미국의 초고강도 규제를 뚜들겨 맞아서 아마 한참 동안은 낸드 시장에 별 위협이 안될 것이다.
4. 장기적으로 중국의 반도체 장비 자립이 가능해야 YMTC도 성장이 가능할 텐데, 그게 가능할까?